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statemachine
- RTL级verilog代码 用状态机实现 将输入数据写入16位寄存器，输出其除以7所得的余数（4位）-RTL-lever verilog code Using FSM to realize the following function:input the data into a 16bit register, divide it by 7, and output the 4-bit remainder
SPI
- 对SPI协议的RTL实现，相当典型的一个例子。包括时钟分频，移位逻辑等等。-the verilog for spi
switch
- It is switch design (RTL) implemented in verilog and have a verification environment in verilog
design-of-CAN-based-on-VHDL
- 基于Verilog+HDL设计CAN控制器,详细介绍各功能模块的设计。本论文的重点是CAN总线通信控制器的前端设计。即用Verilog HDL语言完成CAN协议的数据链路层的RTL级设计，实现其功能，并且能够在FPGA开发平台Quartos上通过仿真验证，证明其正确性-Verilog+ HDL-based design of CAN controller, detailed design of each functional module. This paper focuses on the C
VerilogDesignand-test_PdfPCode
- Verilog 设计与验证源码+PDF，经典教程，对与RTL和状态机的理解有很大帮助，适合FPGA开发工程师。-Verilog design and verification source+ PDF, classic tutorial, and state machine understanding of RTL helps a lot, suitable for the FPGA development engineers.
csa_verilog_rtl
- CSA加扰算法verilog实现，代码经过fpga验证，可以正确实现该算法。-CSA verilog rtl codeing
coding_and_synthesis_with_verilog
- In the semiconductor and electronic design industry, Verilog is a hardware descr iption language (HDL) used to model electronic systems. Verilog HDL, not to be confused with VHDL (a competing language), is most commonly used in the design, verificati
vertosysc
- verilog转换为systemc代码,用于RTL到系统建模-verilog to systemc
mul1617
- 采用verilog RTL级语言，实现了有符号的16位乘17位的乘法器。特点是：采用流水的结构，可以在一个周期内处理完数据。通过QuartusII和Modulesim的功能仿真和时序仿真，并得到正确结果。-Realize the signs of 16 of the 17 patients take on time-multiplier. Features are: the structure of water, can be in a cycle processes the data. Thr
fre
- verilog hdl 开发的频率计，运行环境 DE2-115开发板，内有modelsim仿真用的testbench。RTL级代码-verilog hdl developed frequency meter, operating environment, the DE2-115 development board, modelsim simulation of the testbench. RTL-level code
Design-exercise-M_sequence
- 通信系统电路设计练习： M序列编码/解码器的设计 作业的背景及训练目的 为了给通信专业的同学们提供一个设计实践的机会，在最短的时间段内掌握数字设计的动手能力，提高Verilog语言的使用能力，所以专门设计了这样一个难度适中的数字通信系统设计练习。本练习是根据工程实际问题提出的，但为了便于同学理解，对设计需求指标做了许多简化。希望同学们在设计范例和老师的指导下，一步一步地达到设计目标。期望同学们能在两至三周内，参考设计范例，独立完成自己的设计任务，在这一过程中学习用Verilog
TxSysRTL
- 寄存器传输级（RTL）例子，用于了解寄存器在Verilog-HDL语言的基本应用-Register transmission level (RTL) example, used to understand the register in the Verilog-HDL basic language application
matrix-keyboard-
- 矩阵键盘控制的FPGA，verilog语言实现，包括rtl，ucf,以及testbench的详尽代码-Exhaustive code matrix keyboard control FPGA, Verilog language, including the rtl, ucf, and testbench
april2010_1
- 基于FPGA的方向滤波指纹图像增强算法实现，本文利用FPGA具有丰富寄存器资源、可满足高速系统设计等特点，设计了一种基于FPGA纯硬件方式实现方向滤波的指纹图像增强算法。设计采用寄存器传输级（RTL）硬件描述语言（Verilog HDL），利用时分复用和流水线处理等技术，完成了方向滤波指纹图像增强算法在FPGA上的实现。-Directional filtering fingerprint image enhancement algorithm based on FPGA using the FP
Example-8-1
- 我的观点是Verilog和VHDL对于高手而言各有利弊，Verilog感觉更适合于RTL（寄存器传输级）的描述，而VHDL更适于System级的建模。 但是初学者强烈建议学习Verilog，更容易入手些，但是学习过程中一定要注意下面一点，毕竟国内外大公司现在大都采用Verilog是有其原因的。 l FPGA/CPLD、ASIC的逻辑设计所采用的硬件描述（HDL）语言是同软件语言（如C，C++等）是有本质区别的！虽然Verilog很多语法规则和C语言相似，但是Verilog是硬件描述
my_encode
- 利用verilog语言对一个编码器进行RTL的描述，实现编码器的逻辑功能。-RTL descr iption of an encoder verilog language, the encoder logic functions.
generic_fifos_latest.tar
- fifo的verilog代码，包含rtl，sim，testbench内容的verilog代码，完全可用-rtl code of a fifo
uart_rtl
- uart模块的rtl代码，verilog编写。-uart module rtl code, verilog prepared.
ethmac10_100M
- 以太网IP Core 它实现10/100 Mbps的MAC控制器功能。它是在IEEE802.3和802.3u 标准下设计实现的。-The Ethernet IP Core is a 10/100 Media Access Controller (MAC). It consists of a synthesizable Verilog RTL core that provides all features necessary to implement the Layer 2 protocol of
uC_interface
- IIC总线微控制器的接口RTL代码（verilog）-the verilog code of IIC Uc_interface